在 FPGA 开发过程中，使用在线逻辑分析仪对信号波形分析可以有效排除故障，是 FPGA 学习开发过程中不可或缺的重要技能。

紫光同创 FPGA 开发过程中，支持两种添加在线逻辑分析仪的方法，分别是可视化操作界面添加和 Verilog 中添加。

1 可视化操作

在 TOOL 工具栏选择 Inserter 配置信号，选择 JtagHub 目录下 DebugCore 即可进行配置。

需要分别配置 Trigger Parameters、Net Connections、PowerOn Init Parameters 三栏，其中具体信号配置在 Net Connections 下。

为防止综合时优化，需要在 RTL 代码中相关信号部分添加以下内容，从而防止综合工具优化。

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reg  A /*synthesis syn_preserve=1*/; 
wire B /*synthesis syn_keep=1*/    ;

2 代码插入

按照信号种类增加相应说明即可，主要分为时钟信号、复位信号，其他的触发信号只需要简写即可。

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input clk /* synthesis PAP_MARK_DEBUG="<0/c0/0>" */, 
input rst /* synthesis PAP_MARK_DEBUG="<1/r0/0>" */,
input  A /* synthesis PAP_MARK_DEBUG="true" */， 
output B /* synthesis PAP_MARK_DEBUG="true" */，
reg  A  /* synthesis PAP_MARK_DEBUG="true" */;  
wire B  /* synthesis PAP_MARK_DEBUG="true" */;

然后，同样的方式打开上述 Inserter 选项查看配置结果即可。

3 总结

实际使用过程中来说，更推荐 RTL 代码插入的方式，这样不需要太多关注综合会优化掉的部分信号。

此外，打开 Inserter 后会自行进行综合，实际使用过程中还是会遇到一些新增需要分析的信号无法更新的问题，此时，手动重新编译下，再打开工具就会正常。

⚓ Carl Zhao
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💭 曾经也是追光少年，然而少年归来已不再是少年，但依然在追光的路上。