紫光同创 FPGA 开发工具 PDS 入门
近日使用紫光同创 TITAN2 系列 FPGA PG2T390H-6FFBG676 进行卷积神经网络加速实验，需要使用 PDS 软件，其操作思路与 Vivado 以及 Quartus 大体一致，将其中不太一样的部分记录下防止后面遗忘频繁翻阅手册。
首先，选择非 Xilinx 系的 FPGA 进行 AI 相关的开发是需要一定勇气的，毕竟缺失了 HLS 的支持，全部 HDL 语言重构模块成了比较理想的选择。
不过这也算是一件非常有趣的事。首先 Verilog 实现的过程中，肯定能加深理解。其次，并行计算肯定以及与外部数据交互肯定比起 HLS 生成的代码更容易修改。
1 约束文件可视化配置
单击 "Tools -> User Constraint Editor (Timing and Logic) -> Pre Synthesize UCE"，打开选择 Device 根据原理图配置引脚和电平即可。
2 程序加载
单击 "Tools -> Condiguration"，也可以直接在安装目录下打开 cdt_cfg.exe，在主界面右击选择 Scan Device，弹出窗口选择对应的 bit 文件，最后右击芯片选择 Program 即可。
3 程序固化
打开安装目录下 cdt_cfg.exe，在主界面右击选择 Scan Device，弹出窗口取消选择的 bit 文件，右击芯片选择 Scan Outer Flash,然后右击 Outer Flash 选择 Program 即可。
目前，值得记录的可能就这么多，后续会补充健全。
4 固化程序生成
单击 "Tools -> Condiguration"，弹出弹出页面 Operations 菜单选择 Convert File。
配置如下信息，点击 OK 即可在配置的目录下输出 SFC 固化文件。
1 | Factory Name：GIGA |
⚓ Carl Zhao
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